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Les bases du schéma à relais
Bits TR
TR 0
00000
Schéma B : correction avec bit TR
TR 0
00000
114
La zone TR fournit 8 bits, TR 0 à 7, qui peuvent être utilisés pour préserver
temporairement les conditions d'exécution. Si l'on place un bit TR sur un
point d'embranchement, la condition d'exécution en cours est stockée dans
le bit TR désigné. En revenant au point d'embranchement, le bit TR restaure
l'état d'exécution qui a été sauvegardé lorsque le point d'embranchement a
été atteint pour la première fois pendant l'exécution du programme.
Le schéma B ci–dessus peut être écrit comme ci–dessous pour que l'exécu-
tion s'effectue correctement. En code mnémonique, la condition d'exécution
est stockée au point d'embranchement par les bits TR comme opérande de
l'instruction OUTPUT. Cette condition d'exécution est alors restaurée après
exécution de l'instruction de droite par le même bit TR comme opérande
d'une instruction LOAD.
00001
00002
Les véritables instructions du schéma ci–dessus sont les suivantes : l'état de
IR 00000 est chargé (instruction LOAD) pour établir la condition d'exécution
initiale ; celle–ci est ensuite sortie par OUTPUT sur TR 0 pour stocker la
condition d'exécution au point d'embranchement. La condition est ensuite
reliée par un AND à l'état de IR 00001 et l'instruction 1 est exécutée en con-
séquence. La condition d'exécution stockée au point d'embranchement est
alors rechargée (LOAD avec TR 0 comme opérande), reliée par un AND à
l'état de IR 00002 et l'instruction 2 est exécutée.
Application avec deux bits TR :
TR 1
00001
00002
00003
00004
00005
Dans cet exemple, TR 0 et TR 1 sont utilisés pour stocker les conditions
d'exécution au point d'embranchement. Après l'exécution de l'instruction 1, la
condition stockée dans TR 1 est chargée pour effectuer un AND avec l'état
de IR 00003. La condition d'exécution stockée dans TR 0 est chargée deux
fois, la première pour effectuer un AND avec l'état de IR 00004 et la
deuxième avec l'état inversé de IR 00005.
Adresse
00000
Instruction 1
00001
00002
Instruction 2
00003
00004
00005
00006
Adresse
00000
Instruction 1
00001
00002
Instruction 2
00003
00004
Instruction 3
00005
00006
Instruction 4
00007
00008
00009
00010
00011
00012
00013
00014
Chapitre 4–3
Instruction
Opérande
LD
OUT
TR
AND
Instruction 1
LD
TR
AND
Instruction 2
Instruction
Opérande
LD
00000
OUT
TR
AND
00001
OUT
TR
AND
00002
Instruction 1
LD
TR
AND
00003
Instruction 2
LD
TR
AND
00004
Instruction 3
LD
TR
AND NOT
00005
Instruction 4
00000
0
00001
0
00002
0
1
1
0
0
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