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01/13 MN05013001Z-FR
a
SR...BIT
Shift Register
EN
RE
FP
FD
Q1
0
Q2
0
Q3
0
Q4
0
Q5
0
Q6
0
Q7
1
Q8
0
b
SR...BIT
Shift Register
EN
1
RE
FP
1
FD
Q1
1
Q2
0
Q3
0
Q4
0
Q5
0
Q6
0
Q7
0
Q8
1
Figure 146 : Registre à décalage SR.. : opération de décalage vers
l'avant en mode BIT
a Situation initiale
– SR..EN n'est pas activée ; le module n'est pas actif.
– Le bit de donnée 1 se trouve dans SR..Q7 ; les autres zones de
registre présentent la valeur 0.
b Validation d'un bit de donnée :
– SR..EN est activée ; le module est actif.
– SR..FD présente le bit de donnée 1.
– Lors de l'impulsion vers l'avant via SR..FP, la zone de registre
SR..Q1 décale le contenu de toutes les zones de registre d'une posi-
tion vers le haut et valide le 1 de SR..FD.
c Validation d'un bit de donnée :
– SR..EN est activée ; le module est actif.
– SR..FD présente le bit de donnée 0.
– Lors de l'impulsion vers l'avant via SR..FP, la zone de registre
SR..Q1 décale de nouveau le contenu de toutes les zones de
registre d'une position vers le haut et valide le 0 de SR..FD.
d Remise à zéro du registre :
– SR..EN est activée ; le module est actif.
– L'activation de SR..RE efface le contenu du registre.
SR, Registre à décalage
c
SR...BIT
Shift Register
EN
1
RE
FP
0
FD
Q1
0
Q2
1
Q3
0
Q4
0
Q5
0
Q6
0
Q7
0
Q8
0
0
d
SR...BIT
Shift Register
EN
1
1
RE
FP
FD
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
1
0
0
0
0
0
0
0
0
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