TTI PL-P Serie Manuel D'utilisation page 51

Bit 7 -
Bit 6 -
Bit 5 -
Bit 4 -
Bit 3 -
Bit 2 -
Bit 1 -
Bit 0 -
Status Byte Register et Service Request Enable Register
Ces deux registres sont exploités selon les impératifs d'IEEE Std. 488.2.
Tous les bits réglés dans le Status Byte Register qui correspondent aux bits réglés dans le
Service Request Enable Register entraînent le réglage du bit RQS/MSS dans le Status Byte
Register, ce qui produit un Service Request sur le bus.
Le Status Byte Register est lu soit par la commande ∗STB? qui renvoie MSS dans le bit 6, soit
par un Serial Poll qui renvoie RQS dans le bit 6. Le Service Request Enable Register est réglé
par la commande ∗SRE <nrf> et lu par la commande ∗SRE?.
Bit 7 -
Bit 6 -
Bit 5 -
Bit 4 -
Bit 3 -
Bit 2 -
Bit 1 -
Bit 0 -
non utilisé.
Réglé lorsque la sortie 3 passe à la limite de tension.
Réglé lorsque la sortie 2 passe à la limite de tension.
Réglé lorsque la sortie 1 passe à la limite de tension.
Réglé lorsque le déclenchement de surtension de la sortie 3 s'est produit.
Réglé lorsque la sortie 3 passe à la limite de courant ou chute de tension.
Réglé lorsque la sortie 2 passe à la limite de courant.
Réglé lorsque la sortie 1 passe à la limite de courant.
FLT. C'est le bit de faute qui est réglé lors de la détection d'une faute de sortie c'est-
à-dire qu'une erreur d'exécution s'est produite entre 1 et 99.
RQS/MSS. Ce bit défini par IEEE Std. 488.2 contient le message Requesting Service
ainsi que le message Master Status Summary. RQS est renvoyé en réponse à une
commande Serial Poll et MSS en réponse à la commande ∗STB?.
ESB. Event Status Bit. Ce bit est réglé si des bits réglés dans le Standard Event
Status Register correspondent aux bits réglés dans le Standard Event Status Enable
Register.
MAV. Message Available Bit. Il est réglé lorsque l'instrument a un message de
réponse mis en forme et prêt à être transmis au contrôleur. Le bit est réinitialisé
après transmission du Response Message Terminator.
Non utilisé.
Non utilisé.
Non utilisé.
LIM. Limit Status Bit. Ce bit est réglé si des bits réglés dans le Limit Event Status
Register correspondent aux bits réglés dans le Limit Event Status Enable Register.
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