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Saia-Burgess Controls AG
3
Presentation
3.1
Assembled module
9
8
3.2
Simple logic diagram
Horloge (Clock)
/Horloge (/Clock)
Données (Data)
/Données (Data)
Sortie 12
Sortie 13
Sortie 14
Sortie 15
Manuel : Interface série synchrone (SSI) pour codeur absolu │ Document 26-761 – Édition FRA05 │ 2019-08-02
7
6
5
4
3
A15
A14
A13
A12
/D
CLK
/CLK
D
/D
A 12
A 13
A 14
A 15
Connecteur de bus
Circuit FPGA
PROM sur support
Oscillateur
Filtre d'entrée
Entrées RS-422
Circuit d'attaque
Sortie RS-422
Diodes de roue libre
6 Voyants de
signalisation d'état
Bornes à vis
2
1
0
D /CLK CLK
PROM
utilisateur
FPGA
(Field Programmable
Gate Array)
Filtre d'entrée et réglage 24V --> 5V
Amplificateur de sortie 5 à 32 VCC (Uext)
Constitution
3
3-1
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