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SICK GCAN1 Notice D'instructions page 37

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Bit 7
Octets 1 à 3
Réservé
Octet 4
Bit 7 d'état
défini par
l'utilisateur
(logique
CPU)
Octet 5
Bit 15
d'état défini
par l'utilisa‐
teur (logi‐
que CPU)
Octets 6 à 7
Réservé
Octet 8
Réservé
Octet 9
Réservé
Octet 10
État I8
Octet 11
État Q4
Court-circuit
en Low
Octets 12 à
Réservé
16
Octet 17
Réservé
Octet 18
État I16
Octets 19 à
Réservé
24
Octet 25
Réservé
Octet 26
Réservé
Octets 27 à
Réservé
31
Tableau 34 : Bits d'état du module XTDI
Bit 7
Octet 0
Réservé
Octet 1
Réservé
8025708/1CUS/2022-09-23 | SICK
Sujet à modification sans préavis
Bit 6
Bit 5
Bit 4
Bit 6 d'état
Bit 5 d'état
Bit 4 d'état
défini par
défini par
défini par
l'utilisateur
l'utilisateur
l'utilisateur
(logique
(logique
(logique
CPU)
CPU)
CPU)
Bit 14
Bit 13
Bit 12
d'état défini
d'état défini
d'état défini
par l'utilisa‐
par l'utilisa‐
par l'utilisa‐
teur (logi‐
teur (logi‐
teur (logi‐
que CPU)
que CPU)
que CPU)
État de cou‐
Réservé
pure rapide
(tous grou‐
pés)
État I7
État I6
État I5
État Q4
État Q3
État Q3
Court-circuit
Court-circuit
Court-circuit
en High
en Low
en High
État I15
État I14
État I13
Bits d'état du module XTDI
Bit 6
Bit 5
Bit 4
CARACTÉRISTIQUES TECHNIQUES
Bit 3
Bit 2
Bit 1
Bit 3 d'état
Bit 2 d'état
Bit 1 d'état
défini par
défini par
défini par
l'utilisateur
l'utilisateur
l'utilisateur
(logique
(logique
(logique
CPU)
CPU)
CPU)
Bit 11
Bit 10
Bit 9 d'état
d'état défini
d'état défini
défini par
par l'utilisa‐
par l'utilisa‐
l'utilisateur
teur (logi‐
teur (logi‐
(logique
que CPU)
que CPU)
CPU)
État I7, I8
État I5, I6
État I3, I4
Évaluation
Évaluation
Évaluation
double
double
double
canal
canal
canal
État I4
État I3
État I2
État Q2
État Q2
État Q1
Court-circuit
Court-circuit
Court-circuit
en Low
en High
en Low
État I15,
État I13,
État I11,
I16
I14
I12
Évaluation
Évaluation
Évaluation
double
double
double
canal
canal
canal
État I12
État I11
État I10
État I19,
I20
Évaluation
double
canal
État I20
État I19
État I18
Bit 3
Bit 2
Bit 1
Erreur
Réservé
externe
État I7, I8
État I5, I6
État I3, I4
Évaluation
Évaluation
Évaluation
double
double
double
canal
canal
canal
N O T I C E D ' I N S T R U C T I O N S | Flexi Gateway GCAN1
13
Bit 0
Bit 0 d'état
défini par
l'utilisateur
(logique
CPU)
Bit 8 d'état
défini par
l'utilisateur
(logique
CPU)
État I1, I2
Évaluation
double
canal
État I1
État Q1
Court-circuit
en High
État I9, I10
Évaluation
double
canal
État I9
État I17,
I18
Évaluation
double
canal
État I17
Bit 0
État I1, I2
Évaluation
double
canal
37

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