Points De Contrôle Des Codes Post - Sun Microsystems Fire X4140 Mode D'emploi

Points de contrôle des codes POST
Les points de contrôle des codes POST correspondent au groupe de points de
contrôle le plus important au cours de la pré-initialisation du BIOS. Le
décrit les types de points de contrôle qui peuvent être générés lors de la phase POST
du BIOS. Ces points de contrôle à deux chiffres correspondent à la sortie du port 80,
le port d'E/S principal.
Points de contrôle des codes POST
TABLEAU A-2
Code POST Description
03 Désactivation de NMI, de la parité, de la vidéo EGA et des contrôleurs DMA. À ce stade,
seuls les accès ROM se font vers GPNV. Si la taille BB est égale à 64 Ko, ROM Decode doit
être activé en dessous de FFFF0000h. USB doit pouvoir fonctionner dans le segment E000.
HT doit programmer l'initialisation NB et l'initialisation OEM, et peut les programmer si
nécessaire au début du POST, ce qui revient à remplacer les valeurs par défaut des
variables du noyau.
04 Vérification de l'octet de diagnostic CMOS pour déterminer si l'alimentation de la batterie
fonctionne correctement et si la somme de contrôle CMOS est correcte. Vérification
manuelle de la somme de contrôle CMOS par lecture de la zone de stockage. Si la somme
de contrôle CMOS est incorrecte, mise à jour CMOS avec les valeurs par défaut à la mise
sous tension et effacement des mots de passe. Initialisation du registre d'états A.
Initialisation des variables de données basées sur les questions de configuration CMOS.
Initialisation des deux PIC compatibles 8259 dans le système.
05 Initialisation du matériel de contrôle des interruptions (PCI généralement) et du tableau
des vecteurs d'interruption.
06 Test L/E sur le registre comptable CH-2 Initialisation de CH-0 comme minuteur système.
Installation du gestionnaire POSTINT1Ch. Activation d'IRQ-0 dans PIC pour interruption
du minuteur système. Déroutement du vecteur INT1Ch vers POSTINT1ChHandlerBlock.
C0 Début anticipé de l'initialisation CPU - Désactivation du cache - Initialisation APIC local.
C1 Configuration des informations du processeur d'initialisation.
C2 Configuration du processeur d'initialisation pour POST. Cela inclut le calcul de fréquence,
le chargement du microcode BSP et l'application de la valeur demandée par l'utilisateur
pour la question de configuration de signalisation d'erreur GART.
C3 Application au BSP des corrections des errata (#78 & #110).
C5 Énumération et configuration des processeurs d'applications. Inclut le chargement du
microcode et les corrections des errata (#78, #110, #106, #107, #69 et #63).
C6 Réactivation du cache pour le processeur d'initialisation et application dans le BSP des
corrections des errata #106, #107, #69 et #63, si nécessaire. En cas de modification
d'instructions CPU mixtes, les erreurs sont recherchées et consignées et une fréquence
appropriée pour toutes les CPU est recherchée et appliquée. REMARQUE : les AP restent
dans l'état CLI HLT.
Annexe A Journaux des événements et codes d'autotest à la mise sous tension (POST)
TABLEAU A-2
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