Abit KG7-Lite Manuel De L'utilisateur page 48

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" SDRAM Trcd Timing Value:
Quatre options sont disponibles: 1 Cycle ) 2 Cycle ) 3 Cycle ) 4 Cycle ) Back to 1 Cycle. Le
réglage par défaut est 3 Cycle.
Valeur du Trcd timing = Latence de RAS à CAS + délai de commande Lect/Ecr.
" Read Wait State:
Deux options sont disponibles: 0 Cycle et 1 Cycle. Le réglage par défaut est 1 Cycle. Cet élément (bit)
détermine si un état d'attente doit être ajouté avant de retourner au demandeur les données lues en
mémoire. Ce bit doit être programmé en fonction du délai de parcours global (overall round-trip
timing). Remarquez que ce bit ne doit pas être mis à 1 si l'interface DDR est cadencée à 66MHz.
" Write Data In to Delay:
Deux options sont disponibles: 1 Cycle et 2 Cycle. Le réglage par défaut est 2 Cycle. Cet élément (bit)
contrôle le nombre de cycles d'horloge qui doivent se produire entre la dernière opération d'écriture
valide et la prochaine commande de lecture . Lorsqu'il est réglé à "1 Cycle", la durée t
cycle d'horloge, etc.
" Write Recovery Time:
Trois options sont disponibles : 1 Cycle, 2 Cycle et 3 Cycle. Le réglage par défaut est 2 Cycle. Cet
élément (bit) contrôle le nombre de cycles d'horloge qui doivent se produire entre la dernière
opération d'écriture valide et la prochaine commande de Précharge qui peut être assignée au même
banc mémoire. Lorsqu'il est réglé à "1 Cycle", la durée t
" Act Bank A To B CMD Delay (Active Bank A to Active Bank B Command Delay):
Deux options sont disponibles : 2 Cycle et 3 Cycle. Le réglage par défaut est 2 Cycle. Cet élément (bit)
contrôle le nombre de cycles d'horloge entre des commandes ACTIVE successives vers des bancs
mémoire différents. Lorsqu'il est réglé à "3 Cycle", la durée t
KG7-Lite/KG7/KG7-RAID
est d'1 cycle d'horloge , etc.
WTR
est de 3 cycles d'horloge, etc.
RRD
Chapitre 3
est d'1
WTR