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Système de rapport d'état
3.8.3
Description des registres d'état
3.8.3.1
Status Byte (STB) et Service Request Enable Register (SRE)
Le STB est déjà défini dans la norme IEEE 488.2. Il donne un aperçu de l'état de l'appareil en collectant
les informations des autres registres inférieurs. Il peut donc être comparé avec la partie CONDition d'un
registre SCPI et est situé sur le niveau le plus haut de l'hiérarchie SCPI. Il est remarquable pour autant
que le bit 6 est le bit de somme des autres bits de l'octet d'état (STB).
L'octet d'état est lu à l'aide de la commande "*STB?" ou à l'aide d'une "Serial Poll" (reconnaissance
série).
Le SRE appartient au STB. Dans sa fonction il correspond à la partie ENABle des registres SCPI. A
chaque bit du STB, un bit du SRE est attribué. Le bit 6 du SRE est ignoré. Si un bit est réglé dans le
SRE et le bit correspondant dans le STB est mis de 0 à 1, une demande d'intervention (SRQ) est
générée sur le bus CEI déclenchant une interruption dans le contrôleur si celui-ci est configuré d'une
façon correspondante pour y continuer à être traitée.
Le SRE peut être réglé à l'aide de la commande "*SRE" et lu à l'aide de la commande "*SRE?".
Tableau 3-4
Signification des bits utilisés dans l'octet d'état
N° de
Signification
bit
2
Error Queue not empty
Le bit est mis à 1 si la file d'erreurs contient une inscription.
Si ce bit est libéré par le SRE, chaque inscription dans la file d'erreurs déclenche une demande d'intervention.
Cela permet de détecter une erreur qui peut être spécifiée de façon plus détaillée par une interrogation de la file
d'erreurs. L'interrogation fournit un message d'erreur expressif. Ce procédé permet de réduire
considérablement les problèmes dans le contrôle bus CEI.
3
Bit de somme QUEStionable Status
Le bit est mis á 1 si un bit EVENt est réglé dans le registre QUEStionable Status est activé et si le bit ENABle
appartenant est mis à 1.
Un bit á 1 indique un état d'appareil problématique, qui peut être spécifié de façon plus détaillée par une
interrogation du registre QUEStionable Status.
4
Bit MAV (Message available)
Ce bit est mis á 1 lorsque le tampon de sortie contient un message qui peut être lu.
Ce bit peut être utilisé à l'automatisation de la lecture de données de l'appareil dans le contrôleur (voir annexe
D, exemples de programme).
5
Bit ESB
Bit somme du registre Event Status. Il est mis á 1 lorsqu'un des bits est activé dans le registre Event Status et
libéré dans le registre Event Status Enable.
La mis á 1 de ce bit indique une erreur grave qui peut être spécifiée de façon plus détaillée par une
interrogation du registre Event Status.
6
Bit MSS (Master-Status-Summary-Bit)
Le bit est mis á 1 lorsque l'appareil déclenche une demande d'intervention, c'est-à-dire lorsque l'un des autres
bits de ce registre est activé avec son bit de masquage dans le registre Service Request Enable SRE.
7
Bit de somme OPERation Status Register
Le bit est mis á 1 lorsqu'un bit EVENt est activé dans le registre OPERation Status et lorsque sont bit ENABle
appartenant est mis à 1.
Un bit á 1 indique que l'appareil est en train d'exécuter une action. Le type de l'action peut être appris par
l'interrogation du registre OPERation Status.
1035.5005.02
3.82
SMP
F-8
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