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Advance DRAM Configuration -> CAS Latency (CL)
Quand le timing de DRAM Timing est mis en [Manual], ce domaine est ajustable. Il contrôle
la latence de CAS, qui détermine le retard de timing avant que le DRAM commence un
ordre de lecture après l'avoir reçu.
Advance DRAM Configuration -> TRCD
Quand le Timing de DRAM est mis en [Manual], ce domaine est ajustable. Quand le DRAM
est rafraîchi, les rangs et les colonnes sont tous addressés séparément. Cet article vous
permet de déterminer le timing de la transition de RAS (row address strobe) à CAS (column
address strobe). Le moins fonctionne l'horloge, le plus vite est la performance de DRAM.
Advance DRAM Configuration -> TRP
Lorsque le Timings de Mémoire sont mis en [Manual], ce domaine est ajustable. Cet article
contrôle le numéro de cycles pour que le Row Address Strobe (RAS) soit permit de
précharger. S'il n'y a pas assez de temps pour que le RAS accumule son charge avant le
refraîchissement de DRAM, le refraîchissement peut être incomplet et le DRAM peut
échouer à retenir les données. Cet article applique seulement quand le DRAM synchrone
est installé dans le système.
Advance DRAM Configuration -> TRAS
Lorsque le Timings de Mémoire sont mis en [Manual], ce domaine est ajustable. Cet article
détermine le temps que le RAS prend pour lire ou écrire sur une cellule de
mémoire.
Advance DRAM Configuration -> TRTP
Lorsque le Timing de DRAM est mis en [Manual], il contrôle le décalage de temps entre les
commandements de lecture et de précharge.
Advance DRAM Configuration -> TRC
Lorsque le Timings de Mémoire sont mis en [Manual], ce domaine est ajustable. Le temps
du cycle de rang détermine le numero minimum des cycles d'horloge qu'un rang de
mémoire prend pour finir un cycle complet, de l'activation de rang jusqu'au précharge du
rang active.
Advance DRAM Configuration -> TWR
Lorsque le Timings de Mémoire sont mis en [Manual], ce domaine est ajustable. Il spécifie
la quantité de retard (en cycles d'horloge) qui doit disparaître après la vin d'une operation
d'écriture valide, avant qu'une banque activée soit préchargée. Ce retard est sert à
guarantir que les données dans les buffers blancs soient écrites sur les cellules mémoire
avant le surgissement du précharge.
Advance DRAM Configuration -> TRRD
Lorsque le Timings de Mémoire sont mis en [Manual], ce domaine est ajustable. Spécifie le
retard activité-à-activité de banques différentes.
Advance DRAM Configuration -> TWTR
Lorsque le Timings de Mémoire sont mis en [Manual], ce domaine est ajustable. Cet article
contrôle le Write Data dans le timing de mémoire Read Command Delay. Cela constitue le
numéro minimum de cycles d'horloge qui se déroule entre la dernière operation blanche
valide et le prochain ordre de lecture à la même banque intégrée du périphérique
DDR.
Advance DRAM Configuration -> 1T/2T Memory Timing
Lorsque le Timing de DRAM est mis en [Manual], ce domaine est ajustable. Il contrôle le
taux de commandement du SDRAM. Choisi en [1T], le contrôleur de signal de SDRAM
fonctionne au taux de 1T (T=cycles d'horloge). Choisi en [2T], le contrôleur de signal de
SDRAM fonctionne au taux de 2T.
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