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Registre d'octets d'état (STB)
Registre d'activation de requête de service (SRER)
Pendant les invitations en série, le contenu du registre d'octets d'état de 8 bits
sont envoyés de l'appareil au contrôleur.
Lorsqu'un bit du registre d'octets d'état activé par le registre d'activation de
requête de service est passé de 0 à 1, le bit MSS devient 1. Par conséquent, le
bit SRQ est réglé sur 1 et une requête de service est distribuée.
Le bit SRQ est toujours synchrone avec les requêtes de service et il est lu et
simultanément effacé pendant les invitations en série. Bien que le MSS soit
uniquement lu par une requête
événement soit initié par la commande
Bit 7
non utilisé
Bit 6
SRQ
Réglez sur 1 lorsqu'une requête de service est distribuée.
MSS
C'est la somme logique des autres bits du registre d'octets
d'état.
Bit 5
Bit d'état d'événement standard (logique OU)
ESB
C'est la somme logique d registre d'état d'événements standard.
Bit 4
Message disponible
MAV
Indique q'un message est présent dans la file d'attente de sortie.
Bit 3
non utilisé
Bit 2
non utilisé
Bit 1
Bit 1 état d'événement (logique OU)
ESB1
C'est la somme logique du registre d'état d'événements 1.
Bit 0
Bit 0 état d'événement (logique OU)
ESB0
C'est la somme logique du registre d'état d'événements 0.
Ce registre masque le registre d'octets d'état. Régler un bit de ce registre sur 1
active le bit correspondant du registre d'actes d'état à utiliser.
HIOKI BT3564A964-01
8.4 Méthodes de communication
∗
STB?
, il n'est pas effacé jusqu'à ce qu'un
∗
CLS
.
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8
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