TTI TSX Serie Manuel D'instructions page 80

Limit Event Status Register and Limit Event Status Enable Register
Diese beiden Register stehen zusätzlich zu Norm IEEE 488.2 zur Verfügung. Ihr Zweck besteht
darin, dem Controller zu ermöglichen über das Ein- bzw. Ausschalten des Stromgrenzemodus
informiert zu werden.
Bits, die im Limit Event Status Register gesetzt werden, die Bits entsprechen, die im Limit Event
Status Enable Register gesetzt werden, bewirken, daß das LIM-Bit im Status Byte Register
gesetzt wird.
Das Limit Event Status Register wird mit dem Befehl LSR? gelesen und gelöscht. Das Limit
Event Status Enable Register wird mit dem Befehl LSE<nrf> gesetzt und mit dem Befehl LSE?
gelesen.
Bit 7.....Bit 3 sind nicht belegt.
Bit 2 - Gesetzt, wenn eine Auslösung beim Ausgang erfolgt ist.
Bit 1 - Gesetzt, wenn der Grenzwert für die Spannung beim Ausgang erreicht ist.
Bit 0 - Gesetzt, wenn der Grenzwert für die Stromstärke beim Ausgang erreicht ist.
Status Byte Register und Service Request Enable Register
Diese beiden Register werden gemäß IEEE 488.2 implementiert.
Im Status Byte Register eingestellt Bits, die mit Bits zusammenhängen, die im Service Request
Enable Register eingstellt sind, werden bewirken, daß das ROS/MSS-Bit im Status Byte Register
eingestellt wird, so daß am Bus ein Service Request (Service-Anforderung) generiert wird.
Das Status Byte Register wird entweder vom *STB?-Befehl gelesen, der in Bit 6 MSS
retournieren wird, oder von einem Serial Poll, der im Bit 6 ROS retournieren wird. Das Service
Request Enable Register wird durch den ∗SRE<nrf>-Befehl eingestellt und vom ∗SRE?-Befehl
gelesen.
Bit 7 - FLT. Es handelt sich hierbei um das Fehlerbit, das gesetzt wird, wenn ein Ausgangsfehler
festgestellt wird, d.h. wenn ein Ausführungsfehler 002 auftritt.
Bit 6 - RQS/MSS. Dieses Bit, laut Definition in IEEE 488.2, beinhaltet sowohl die Requesting
Service Meldung (Service-Anforderung) als auch die Master Status Summary Meldung
(Grundstatus-Übersicht). ROS wird bei einem Serial Poll retourniert und MSS bei einem
∗STB?-Befehl.
Bit 5 - ESB. Das Event Status Bit. Dieses Bit wird eingestellt, wenn ein im Standard Event
Status Register eingestelltes Bit mit Bits zusammenhängt, die im Standard Even Status
Enale Register eingestellt sind.
Bit 4 - MAV. Das Message Available Bit. Dieses Bit wird eingestellt, wenn das Instrument eine
Antwortmeldung formatiert hat und diese bereit ist, an den die Steuereinheit gesendet zu
werden. Das Bit wird gelöscht werden, nachdem der Response Message Terminator
gesendet worden ist.
Bit 3 - Nicht benutzt.
Bit 2 - Nicht benutzt.
Bit 1 - Nicht benutzt.
Bit 0 - LIM. Das Limit bzw. Grenz-Status-Bit. Dieses Bit wird gesetzt, wenn im Limit Event Status
Register gesetzte Bits den im Limit Event Status Enable Register gesetzten Bits
entsprechen.
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