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PSU:
Le PSU du module IVBM-VUFE tire sa
tension d'entrée de la connexion USB.
L'ordinateur va fournir toute la puissance
nécessaire au module IVBM-VUFE, y
compris aux moteurs et au transducteur mus
par ce module. La consommation électrique
doit être inférieure à l'intensité maximum à
fournir par le port USB de l'ordinateur.
Le PSU fournit 4 tensions différentes :
1.2V: FPGA
3.3V: Microcontrôleur,
5.0V: Récepteur analogique, logique du
pilote du moteur
Motor: tension programmable HW pour les
moteurs à utiliser
USB:
Le contrôleur USB fait partie intégrante du
microcontrôleur.
L'USB IVBM-VUFE va être asservi,
et l'ordinateur va être maître. La mise
en œuvre du microgiciel USB se fait
conformément au standard USB 2.0.
Pilote moteur :
Conçu pour faire fonctionner des moteurs pas
à pas, le pilote du moteur est composé de trois
parties :
• Une partie HW, qui transforme les signaux
de commande logiques en courants qui
pilotent les moteurs.
• Une partie SW dans le microcontrôleur, qui
suit la position de chaque moteur et génère
des signaux de commande logiques pour
amener les moteurs à la bonne position en
fonction du mode opérationnel.
• Un capteur et un aimant HW HAL, utilisés
comme référence pour étalonner la position
du moteur de balayage.
• Le pilote du moteur a été conçu pour
prendre en charge les modes pas entier,
demi-pas et micropas, mais on utilise le
mode pas entier pour obtenir un couple
moteur maximum. La tension d'alimentation
du moteur est rendue programmable HW
pour prendre en charge différents moteurs
pas à pas.
Émetteur et récepteur analogiques :
L'émetteur est un émetteur à impulsions
carrées bipolaire. Le niveau de tension peut
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Manuel de l'utilisateur et d'entretien
être réglé sur trois niveaux par la commande
des données logicielles/de configuration.
La forme de l'onde est commandée par un
générateur de séquence dans le FPGA. Le
signal d'entrée du transducteur est atténué
par un interrupteur t/r pendant la période de
transmission de l'impulsion. L'interrupteur
t/r est commandé par un séquenceur
dans le FPGA. Le signal de réception est
amplifié par une chaîne d'amplificateur
TGC. Le signal de commande de gain
est paramétré par un signal de rampe
analogique commandé depuis le FPGA.
Le signal de réception analogique amplifié
est filtré passe-bas par un filtre L-C passif
avant d'être envoyé au convertisseur A/D.
Le convertisseur A/D est cadencé depuis
le FPGA. La résolution est de 12 bits et la
vitesse d'échantillonnage de 12,5 MHz. Les
données de sortie parallèle sont envoyées
au FPGA, où elles subissent un autre
traitement numérique.
Mécanismes de sécurité :
Les mécanismes de sécurité suivants sont
utilisés dans le module IVMB VUFE:
Monitorage de la tension TX et de la tension
d'entrée
Software Watchdog:
Le microcontrôleur surveille les tensions
dans le "circuit principal" pour garantir une
sécurité maximum, tandis qu'un chien de
garde supervise l'exécution du programme
du microcontrôleur.
En cas d'erreur SW/HW provoquant une
exécution anormale du programme, une
condition de réinitialisation HW survient
et la haute tension est désactivée. Le HW
possède un circuit de mesure permettant au
microcontrôleur de mesurer la haute tension
et la tension d'entrée.
Le microcontrôleur va désactiver la tension
TX si la tension se situe hors de la plage
prédéfinie (+10% de la valeur de consigne),
et une erreur va être envoyée à l'ordinateur.
Si la tension d'entrée atteint la valeur
minimum (4,2 V), un message d'erreur va être
envoyé à l'ordinateur.
Si la tension d'entrée est trop faible pour
piloter l'IVBM VUFE, une condition de
réinitialisation HW va survenir et la haute
tension va être désactivée.
VitaScan LT
www.vitacon.com
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