2.4
Mémoire système
2.4.1
2.4.1
Vue générale
Vue générale
2.4.1
2.4.1
2.4.1
Vue générale
Vue générale
Vue générale
La carte mère est équipée de quatre sockets Dual Inline Memory Modules
(DIMM)Double Data Rate 2 (DDR2).
Un module DDR2 a les mêmes dimensions physiques qu'un module de DDR
DIMM mais est doté de 240 broches contre 184 pour les modules de DDR.
Les DIMMs de DDR2 ont une encoche positionnée différemment de celle des
modules de DDR pour éviter d'être installés dans un socket pour DDR.
Le schéma suivant illustre l'emplacement des sockets:
®
P5AD2-E DDR2 DIMM sockets
C a n a l
C a n a l
C a n a l
C a n a l
C a n a l
C a n a l A
C a n a l A
C a n a l A
C a n a l A
C a n a l A
C a n a l B
C a n a l B
C a n a l B
C a n a l B
C a n a l B
2.4.2
2.4.2
Configurations mémoire
Configurations mémoire
2.4.2
2.4.2
2.4.2
Configurations mémoire
Configurations mémoire
Configurations mémoire
Vous pouvez installer des DIMMs de DDR2 unbuffered non-ECC de 256 Mo,
512 Mo et 1 Go dans les sockets en utilisant les configurations mémoire
décrites à cette section.
•
Pour une configuration double canal, la taille totale des modules de
mémoire installés par canal doit être identique (DIMM_A1 +
DIMM_A2 = DIMM_B1 + DIMM_B2).
•
Installez toujours des DIMMs dotés de la même valeur CAS latency.
Pour une compatibilité optimale, il est recommandé d'acheter des
modules de mémoire de même marque. Reportez-vous à la liste des
modules de mémoires qualifiés page suivante pour plus de détails.
•
A cause des allocations de ressources du chipset, le système peut
détecter moins de 4 Go de mémoire système lorsque vous avez
installé quatre modules de 1 Go de DDR2.
•
Cette carte mère ne supporte pas de modules de mémoire faits de
puces de 128 Mb ou les modules double face x16.
A S U S P 5 A D 2 - E
A S U S P 5 A D 2 - E
A S U S P 5 A D 2 - E
A S U S P 5 A D 2 - E
A S U S P 5 A D 2 - E
S o c k e t s
S o c k e t s
S o c k e t s
S o c k e t s
S o c k e t s
D I M M _ A 1 e t D I M M _ A 2
D I M M _ A 1 e t D I M M _ A 2
D I M M _ A 1 e t D I M M _ A 2
D I M M _ A 1 e t D I M M _ A 2
D I M M _ A 1 e t D I M M _ A 2
D I M M _ B 1 e t D I M M _ B 2
D I M M _ B 1 e t D I M M _ B 2
D I M M _ B 1 e t D I M M _ B 2
D I M M _ B 1 e t D I M M _ B 2
D I M M _ B 1 e t D I M M _ B 2
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