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13.2.1.1.3
État du module
Tableau 19 : Bits d'état du module principal
Bit 7
Octet 0
Réservé
Octets 1 à 3
Réservé
Octet 4
Bit 7 d'état
défini par
l'utilisateur
(logique
CPU)
Octet 5
Bit 15
d'état défini
par l'utilisa‐
teur (logi‐
que CPU)
Octets 6 à 7
Réservé
Octet 8
Réservé
Octet 9
Réservé
Octet 10
État I8
Octet 11
État Q4
Court-circuit
en Low
Octets 12 à
Réservé
16
8025705/1CUS/2022-09-23 | SICK
Sujet à modification sans préavis
Index
Contenu
1204
Somme de contrôle de vérification
Aperçu
Les états du module de la CPU figurent dans les 32 premiers octets. Suivent ensuite
les états des modules d'extension sur 8 octets chacun. L'ordre dépend de la configura‐
tion matérielle. Le contenu dépend du type des modules d'extension.
État du module
Tableau 18 : Indices de l'état du module
Index
Contenu
1300
Informations sur l'état du module
Bits d'état du module principal
Bit 6
Bit 5
Bit 4
Alimenta‐
Configura‐
tion électri‐
tion valide
que
Bit 6 d'état
Bit 5 d'état
Bit 4 d'état
défini par
défini par
défini par
l'utilisateur
l'utilisateur
l'utilisateur
(logique
(logique
(logique
CPU)
CPU)
CPU)
Bit 14
Bit 13
Bit 12
d'état défini
d'état défini
d'état défini
par l'utilisa‐
par l'utilisa‐
par l'utilisa‐
teur (logi‐
teur (logi‐
teur (logi‐
que CPU)
que CPU)
que CPU)
État de cou‐
Réservé
pure rapide
(tous grou‐
pés)
État I7
État I6
État I5
État Q4
État Q3
État Q3
Court-circuit
Court-circuit
Court-circuit
en High
en Low
en High
CARACTÉRISTIQUES TECHNIQUES
Type de don‐
Taille
nées
UINT
4 Octets
Type de don‐
Taille
nées
ARRAY of
544 octets
BYTE
Bit 3
Bit 2
Bit 1
Réservé
Erreur
Erreur
externe
interne
Bit 3 d'état
Bit 2 d'état
Bit 1 d'état
défini par
défini par
défini par
l'utilisateur
l'utilisateur
l'utilisateur
(logique
(logique
(logique
CPU)
CPU)
CPU)
Bit 11
Bit 10
Bit 9 d'état
d'état défini
d'état défini
défini par
par l'utilisa‐
par l'utilisa‐
l'utilisateur
teur (logi‐
teur (logi‐
(logique
que CPU)
que CPU)
CPU)
État I7, I8
État I5, I6
État I3, I4
Évaluation
Évaluation
Évaluation
double
double
double
canal
canal
canal
État I4
État I3
État I2
État Q2
État Q2
État Q1
Court-circuit
Court-circuit
Court-circuit
en Low
en High
en Low
N O T I C E D ' I N S T R U C T I O N S | Flexi Gateway GPNT1
13
Accès
Lecture
seule
Accès
Lecture
seule
Bit 0
État de
fonctionne‐
ment
1 = Run
0 = Autre
Bit 0 d'état
défini par
l'utilisateur
(logique
CPU)
Bit 8 d'état
défini par
l'utilisateur
(logique
CPU)
État I1, I2
Évaluation
double
canal
État I1
État Q1
Court-circuit
en High
35
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