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Carte mère MS-7576
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tRRD
Lorsque le DRAM Timing Mode est mis en [DCT 0], [DCT1] ou [Both], ce domaine
est ajustable. Il spécifie le retard active-à-active des banques différentes.
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tWTR
Lorsque le DRAM Timing Mode est mis en [DCT 0], [DCT1] ou [Both], ce domaine est
ajustable. Cet article contrôle le Write Data In au timing de mémoire Read Command
Delay. Cela constitue le nombre minimum de cycles d'horloge qui doivent se passer
entre la dernière opération valide d'écrire et le prochain ordre de lecture au même
banque interne de lecture DDR.
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tRFC0~3
Lorsque le DRAM Timing Mode est mis en [DCT 0], [DCT1] ou [Both], ce domaine
est ajustable. Ces réglages déterminent le temps que le RFC prend pour lire ou
écrire une cellule de mémoire.
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tWRTTO
Lorsque le DRAM Timing Mode est mis en [DCT 0], [DCT1] ou [Both], ce domaine
est ajustable. Timing de Read à Write se tourne pour les données; le temps minimum
de cycle entre l'ordre de la dernière horloge de CAS opération de lecture et l'ordre
de l'opération d'écriture suivantes. Si vous réglez cet article moins grand, le système
fontionne plus vite mais il sera moins stable. Veuillez le régler selon le module de
mémoire.
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tWRRD
Lorsque le DRAM Timing Mode est mis en [DCT 0], [DCT1] ou [Both], ce domaine
est ajustable. Timing de Write à Read; le temps minimum de cycle dès la dernière
horloge de la première opération CAS write-burst viruelle à la suivante opération
read-burst pour puces ou DIMM différents. Si vous réglez cet article moins grand,
le système fontionne plus vite mais il sera moins stable. Veuillez le régler selon le
module de mémoire.
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tWRWR
Lorsque le DRAM Timing Mode est mis en [DCT 0], [DCT1] ou [Both], ce domaine
est ajustable. Timing de Write à Write; le temps minimum de cycle dès la dernière
horloge de la première opération CAS write-burst virtuelle à la suivante opération
write-burst qui a changé le terminateur activé. Si vous réglez cet article moins grand,
le système fontionne plus vite mais il sera moins stable. Veuillez le régler selon le
module de mémoire.
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tRDRD
Lorsque le DRAM Timing Mode est mis en [DCT 0], [DCT1] ou [Both], ce domaine est
ajustable. Timing de Read à Read; le temps minimum de cycle dès dès la dernière
horloge de la première opération CAS read-burst vituelle à la suivante opération
read-burst pour puces ou DIMM différents.Si vous réglez cet article moins grand,
le système fontionne plus vite mais il sera moins stable. Veuillez le régler selon le
module de mémoire.
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DRAM Drive Strength
Cette fonction vous permet de contrôler la puissance de signal du bus de données
de mémoire. L'augmentation de puissance de lecteur du bus de mémoire peut aug-
menter la stabilité pendant l'overclocking.
Fr-34
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