Aim TTi QL II Serie Instructions page 33

Registre d'état d'événement limite et Registre d'activation d'état d'événement limite
Deux paires de registres sont mis en œuvre comme ajout à la norme IEEE 488.2. Chaque paire
consiste en un Limit Event Status Register et un Limit Status Event Enable Register
d'accompagnement. Limit Event Status Register 1 (LSR1) et Limit Event Status Enable Register
1 (LSE1) s'appliquent à la sortie 1. Limit Event Status Register 2 (LSR2) et Limit Event Status
Enable Register 2 (LSE2) s'appliquent à la sortie 2 et à la sortie Auxiliaire. Leur objectif est
d'informer le contrôleur de l'entrée et/ou de la saisie des conditions de limites d'intensité ou de
tension en enregistrant un historique des conditions de déclenchement des protection depuis la
dernière lecture.
Tout bit réglé dans un Limit Event Status Register correspondant au bit réglé dans le Limit Event
Status Enable Register qui l'accompagne provoque le réglage du bit LIM1 ou LIM2 dans le Status
Byte Register.
Les Limit Event Status Registers 1 et 2 sont lus et effacées par les commandes LSR1? et LSR2?
respectivement. Les Limit Event Status Enable Registers 1 et 2 sont programmés par les
commandes LSE1<
respectivement.
Limit Event Status Register 1
Bit 7 - Non utilisé
Bit 6 - Non utilisé
Bit 5 - Réglé quand un déclenchement de détection de sortie 1 est survenu
Bit 4 - Réglé quand un déclenchement thermique de sortie 1 est survenu
Bit 3 - Réglé quand un déclenchement de surintensité de sortie 1 est survenu
Bit 2 - Réglé quand un déclenchement de surtension de sortie 1 est survenu
Bit 1 - Réglé quand la sortie 1 entre dans la limite d'intensité (mode d'intensité constante)
Bit 0 - Réglé quand la sortie 1 entre dans la limite de tension (mode de tension constante)
Limit Event Status Register 2
Bit 7 - Réglé lorsque le déclenchement de la sortie auxiliaire est survenu
Bit 6 - Réglé quand la sortie auxiliaire entre en limite d'intensité
Bit 5 - Réglé quand un déclenchement de détection de sortie 2 est survenu
Bit 4 - Réglé quand un déclenchement thermique de sortie 2 est survenu
Bit 3 - Réglé quand un déclenchement de surintensité de sortie 2 est survenu
Bit 2 - Réglé quand un déclenchement de surtension de sortie 2 est survenu
Bit 1 - Réglé quand la sortie 2 entre dans la limite d'intensité (mode d'intensité constante)
Bit 0 - Réglé quand la sortie 2 entre dans la limite de tension (mode de tension constante)
Status Byte Register et Service Request Enable Register (Registre d'activation de
demande de service)
Ces deux registres sont mis en oeuvre comme exigé par la norme IEEE 488.2.
Tous les bits définis dans le Status Byte Register qui correspondent aux bits positionnés dans le
Service Request Enable Register entraîneront le positionnement du bit RQS/MSS dans le Status
Byte Register, ce qui génère une Service Request sur le bus.
Le Standard Event Status Register est lu, soit par la commande *STB?, qui renvoie MSS au bit 6
soit par une Serial Poll (scrutation série) qui renvoie RQS au bit 6. Service Request Enable
Register est réglé par la commande *SRE <
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> et LSE2< > et lus par les commandes LSE1? et LSE2?
NRF NRF
> et lu par la commande *SRE?
NRF