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L'Execution Error Register est lu, puis vidé par la commande 'EER?'. À l'allumage, ce registre a
la valeur 0 pour toutes les instances d'interface.
Il n'y a aucun registre de masquage correspondant : si une de ces erreurs se produit, bit 4 du
registre Standard Event Status est établi. Ce bit peut être masqué de toutes les conséquences
ultérieures en vidant bit 4 du 'Standard Event Status Enable Register'.
Registres Status Byte (STB) et Service Request Enable (SRE) de GPIB
Ces deux registres sont mis en œuvre comme exigée par la norme IEEE 488.2.
Tous les bits définis dans le registre 'Status Byte' qui correspondent aux bits positionnés dans
le registre 'Service Request Enable' entraîneront le positionnement du bit RQS/MSS dans le
registre 'Status Byte' ce qui génère une demande 'Service Request' sur le bus.
Le registre 'Status Byte' est lu soit à partir de l'interrogation *STB?, qui renverra MSS dans le
bit 6, soit par un Serial Poll (Scrutation en série) qui renverra RQS dans le bit 6. Le registre
d'activation de demande de service (Service Request Enable) est défini par la commande
*SRE<nrf> et lu par l'interrogation *SRE?. Interrogation.
Bits 7 et 3 : Non utilisés, 0 en permanence.
Bit 6
MSS/RQS. Ce bit (tel qu'il est défini par la norme IEEE 488.2) contient
alternativement le message MSS 'Master Status Summary' (résumé d'état principal)
renvoyé en réponse à l'interrogation * STB? et le message RQS 'Requesting
Service' (demande de service) en réponse à un Serial Poll (Scrutation en série).
Le message RQS est effacé lorsque le bit est interrogé, mais le bit MSS reste établi
aussi longtemps que la condition est réelle.
Bit 5
ESB. L'Event Status Bit (Bit d'état d'événement). Ce bit est défini si des bits
positionnés dans le registre 'Standard Event Status' correspondent aux bits définis
dans le registre 'Standard Event Status Enable'.
Bit 4
MAV. Le Message Available Bit (bit de message disponible). Ce bit est défini
lorsqu'un message de réponse de l'instrument est formaté et qu'il est prêt à être
transmis au contrôleur.
Ce bit est réinitialisé lorsque le 'Response Message Terminator' (terminateur de
message de réponse) a été transmis.
Bit 2
LIM3. Le bit Output3 Limit Status (État de limite de la sortie 3). Ce bit sera réglé
si des bits sont programmés dans le Limit Event Status register pour la sortie 3 et
que des bits correspondants sont réglés dans le Limit Event Status Enable
Register LSE3.
Bit 1
LIM2. Le bit Output2 Limit Status (État de limite de la sortie 2). Ce bit sera réglé
si des bits sont programmés dans le Limit Event Status register pour la sortie 2 et
que des bits correspondants sont réglés dans le Limit Event Status Enable
Register LSE2.
Bit 0
LIM1. Le bit Output1 Limit Status (État de limite de la sortie 1). Ce bit sera réglé
si des bits sont programmés dans le Limit Event Status register pour la sortie 1 et
que des bits correspondants sont réglés dans le Limit Event Status Enable
Register LSE1.
Scrutation parallèle GPIB (PRE)
Cet instrument offre de capacités complètes de scrutation parallèle 'Parallel Poll' telle qu'elle
est définie par la norme IEEE 488.1. Le registre d'activation de scrutation parallèle 'Parallel Poll
Enable' (qui est défini par la commande *PRE <nrf> et lu par l'interrogation *PRE?) spécifie les
bits du 'Status Byte Register' (registre d'octets d'état) qui doivent être utilisés pour constituer le
message local ist. Si un bit a la valeur '1' dans les registres STB et PRE, alors ist a la valeur '1
', sinon '0'. L'état du message ist peut aussi être lu directement en utilisant la commande
d'interrogation *IST?.
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