Aim TTi MX180T Instructions page 32

d'événement standard (Standard Event Status Register) et le registre d'erreur d'exécution
(Execution Error Register). Un résumé est pourvu dans le registre d'octets d'état (Status Byte
Register), tel qu'il a été sélectionné par les quatre registres de masquage – le registre
d'activation d'état de limites (Limit State Enable Register) pour chaque sortie et le registre
d'activation d'état d'événement standard (Standard Event Status Enable Register). Deux autres
registres de masquage, le registre d'activation de demande de service (Service Request
Enable Register) et le registre d'activation de réponse à la scrutation parallèle (Parallel Poll
Response Enable Register), contrôlent respectivement la demande de service (Service
Request) et la scrutation parallèle (Parallel Poll) du matériel GPIB ainsi que le message ist
associé. Il est recommandé que, lorsque l'instrument est contrôlé par une interface autre que
l'interface GPIB, le programme du contrôleur doit simplement lire les principaux registres d'état
directement.
Le registre 'Standard Event Status' pris en charge par les registres d'erreur d'exécution
(Execution Error) et d'erreur d'interrogation (Query Error) contient les événements concernés
par l'analyse et l'exécution de la commande et par le flux de commandes, d'interrogations et de
réponses dans l'interface. Ces registres sont principalement utilisés au cours du
développement des logiciels, car une procédure de test de production ne devrait jamais
générer l'une de ces erreurs.
Limit Event Status et Limit Event Status Enable Registers (Registres d'état d'événement
limite et d'activation d'état d'événement limite)
Ces deux registres sont mis en œuvre pour chaque sortie en plus des exigences de la norme
IEEE 488.2. Leur but consiste à informer le contrôleur de l'entrée et/ou de la sortie des
conditions de limite d'intensité et de tension et de l'historique des conditions de protection
depuis la dernière lecture.
Tous les bits définis dans le Limit Event Status Register (LSR<n>) correspondant aux bits
définis dans le Limit Event Status Enable Register (LSE<n>) entraîneront le positionnement du
bit LIM<n> dans le Status Byte Register, où <n> est 1 pour la sortie 1, 2 pour la sortie 2 et 3
pour la sortie 3.
Le Limit Event Status Register est lu, puis vidé par la commande LSR<n>?. Le Limit Event
Status Enable Register est réglé par la commande LSE<n> <nrf> et lu par la commande
LSE<n>?.
Bit 7 - Réservé pour usage futur
Bit 6 - Réglé lorsqu'un déclenchement d'erreur est survenu, nécessitant l'alimentation
CA OFF/ON pour réinitialiser.
Bit 5 - Réservé pour usage futur
Bit 4 - Réservé pour usage futur
Bit 3 - Réglé quand un déclenchement de surintensité de sortie est survenu
Bit 2 - Réglé quand un déclenchement de surtension de sortie est survenu
Bit 1 - Réglé quand la sortie entre dans la limite d'intensité (mode d'intensité constante)
Bit 0 - Réglé quand la sortie entre dans la limite de tension (mode de tension constante)
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