A.3 Adressage Des Registres D; Dressage Des Registres Dentrees Sorties - Acksys MCXPCI/BP Manuel

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A.3
A
DRESSAGE DES REGISTRES D
L'adresse de base d'entrées-sorties est fixée par le BIOS PCI lors du démarrage de la
machine, par exemple C000h. Cette adresse est lisible dans le registre de configuration PCI
appelé BAR0 (offset 10h).
En lecture adresse Base + 0 – Registre de données de la FIFO
D0 à D7 ...................... Ce registre permet de lire le contenu de la FIFO qui a
En écriture adresse Base + 0 – Reset carte
D0 à D7 ...................... L'écriture à cette adresse provoque un reset immédiat de
En écriture/Lecture adresse Base + 1 - Ecriture/lecture N° de page
Les bits D0 à D7 permettent de sélectionner/lire une page logique de 32 Ko de la mémoire de
la carte qui sera accessible dans la fenêtre du PC.
D0 ............................... Adresse page logique - A15.
D1 ............................... Adresse page logique - A16.
D2 ............................... Adresse page logique - A17.
D3 ............................... Adresse page logique - A18.
D4 ............................... Adresse page logique - A19.
D5 ............................... Adresse page logique – A20.
D6 ............................... Adresse page logique – A21.
D7 ............................... Adresse page logique – A22.
Le bit d'adresse A23 est défini par écriture du bit D0 à l'adresse Base + 5. Attention, la
première écriture dans ce registre désactive le choix de page fait par la carte lors de son
initialisation.
En écriture adresse Base + 2 - Interruption PC VERS CARTE
D0 à D7 ...................... Une écriture dans ce registre déclenche une interruption
P
OUR ECRIRE UN PILOTE DE PERIPHERIQUE
'
ENTREES SORTIES
précédemment été rempli par la carte (ce FIFO a une
profondeur de 512 octets). Si la FIFO est vide, la valeur
obtenue est 0FFH (255).
la carte. L'état des bits D0 à D7 n'est pas significatif
sur la ligne IRQ9 de la carte. Ceci constitue une
alternative, pour réveiller la carte, à l'interruption
générée lors de l'écriture aux adresses 0 et 1 de la
mémoire double accès. L'état des bits de données n'est
pas significatif.
J
2007. R
UIN
EVISION
. B-03.
A-3

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Ce manuel est également adapté pour:

Mcxpci/bpmr

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