Ametek Sorensen XDL II Série Mode D'emploi page 106

Bit 3 - Wird gesetzt, wenn der Überstromschutz ausgelöst worden ist (Ausgang 2)
Bit 2 - Wird gesetzt wenn der Überspannungsschutz ausgelöst worden ist (Ausgang 2)
Bit 1 - Wird gesetzt, wenn der Strombegrenzungswert erreicht ist (Konstantstrombetrieb)
(Ausgang 2)
Bit 0 - Wird gesetzt, wenn der Spannungsbegrenzungswert erreicht ist
(Konstantspannungsbetrieb) (Ausgang 2)
Status Byte Register und Service Request Enable Register
Diese beiden Register sind gemäß der Norm IEEE 488.2 ausgeführt. 488.2.
Bits, die im Status Byte Register gesetzt wurden und den Bits entsprechen, die im Service
Request Enable Register gesetzt wurden, bewirken, dass das RQS/MSS-Bit im Status Byte
Register gesetzt wird, wodurch ein Service Request auf dem Bus generiert wird.
Das Status Byte Register wird entweder mittels dem *STB?-Befehl abgefragt, der MSS in Bit 6
zurücksendet, oder aber mittels eines Serial Poll (Serienabfrage), der RQS in Bit 6 zurücksendet.
Das Service Request Enable Register wird mit dem Befehl *SRE <nrf> gesetzt und mit dem
Befehl *SRE? gelesen.
Bit 7 - Nicht belegt.
Bit 6 - RQS/MSS. Dieses durch IEEE Std. 488.2 definierte Bit enthält sowohl die Requesting
Service Nachricht als auch die Master Status Summary Nachricht. Als Antwort auf ein
Serial Poll (Serienabfrage) wird RQS und als Antwort auf den Befehl *STB? wird MSS
zurückgesendet.
Bit 5 - ESB. Das Event Status Bit (Ereignis-Statusbit). Dieses Bit wird gesetzt, wenn sich
gesetzte Bits im Standard Event Status Register auf gesetzte Bits im Standard Event
Status Enable Register beziehen.
Bit 4 - MAV. Das Message Available Bit (Meldung vorhanden). Dieses Bit wird gesetzt, wenn das
Gerät eine fertig formatierte Antwort zum Versenden an den Controller bereithält. Das Bit
wird zurückgesetzt, nachdem der Response Message Terminator gesendet wurde.
Bit 3 - Nicht belegt.
Bit 2 - Nicht belegt.
Bit 1 - LIM2. Wird gesetzt, wenn im Limit Event Status Register 2 Bits gesetzt sind, die im Limit
Event Status Enable Register 2 entsprechend ebenfalls gesetzt wurden.
Bit 0 - LIM1. Wird gesetzt, wenn im Limit Event Status Register 1 Bits gesetzt sind, die im Limit
Event Status Enable Register 1 entsprechend ebenfalls gesetzt wurden.
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