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103:
Tente de lire ou d'écrire une commande sur la deuxième sortie lorsqu'elle n'est pas
disponible. Cette erreur se produit normalement lorsqu'on tente de programme la
deuxième sortie sur des appareils monovoie ou sur un appareil à deux voies réglé sur le
mode parallèle.
104:
Commande invalide lorsque la sortie est activée Par exemple, l'utilisation de la
commande CONFIG <
sortie Output 2 au préalable causera l'erreur 104.
200:
Lecture uniquement : une tentative de modification des réglages de l'appareil a été
effectuée à partir d'une interface sans privilèges d'écriture, se reporter au chapitre sur le
Verrouillage de l'interface.
Limit Event Status et Limit Event Status Enable Registers (Registres d'état d'événement
limite et d'activation d'état d'événement limite)
Il existe un Event Status Register Limite pour les alimentations électriques de sortie unique ; il y en
a deux pour les alimentations électriques doubles (sauf en cas de fonctionnement en mode
parallèle). Ceux-ci sont lus et supprimés à l'aide des commandes « LSR1? » et « LSR2 »
respectivement. Lors de la mise en marche, ces registres sont réglés sur 0 puis immédiatement
réglés pour indiquer le nouveau statut de limite.
Tous les bits définis dans le Limit Event Status Register qui correspondent aux bits positionnés
dans le Limit Event Status Enable Register l'accompagnant entraîneront le positionnement du bit
LIM1 ou LIM2 dans le Status Byte Register.
Bit 7:
Réservé pour usage futur
Bit 6:
Réglé lorsqu'une coupure s'est produite qui ne peut être réinitialisée qu'à partir du
panneau avant ou en supprimant et en réappliquant l'alimentation CA.
Bit 5:
Réservé pour usage futur
Bit 4:
Réglé quand la sortie entre dans la limite de puissance (mode non régulé)
Bit 3:
Réglé quand un déclenchement de surintensité de sortie est survenu
Bit 2:
Réglé quand un déclenchement de surtension de sortie est survenu.
Bit 1:
Réglé quand la sortie entre dans la limite d'intensité (mode CC)
Bit 0:
Réglé quand la sortie entre dans la limite de tension (mode CV)
Status Byte Register et Service Request Enable Register (registre d'octet d'état et registre
d'activation d'état d'événement standard)
Ces deux registres sont mis en œuvre comme exigé par la norme IEEE 488.2.
Tous les bits définis dans le Status Byte Register qui correspondent aux bits positionnés dans le
Service Request Enable Register entraîneront le positionnement du bit RQS/MSS dans le Status
Byte Register, ce qui génère une Service Request sur le bus.
Le Status Byte Register est lu, soit par la commande *STB?, qui renvoie MSS au bit 6, soit par
une Serial Poll (scrutation série) qui renvoie RQS au bit 6. Le Service Request Enable register est
réglé par la commande *SRE <
Bit 7 -
Non utilisé.
Bit 6 -
RQS/MSS. Ce bit, défini par la norme IEEE 488.2, contient à la fois le message
Requesting Service et le message Master Status Summary (résumé d'état principal).
RQS est renvoyé en réponse à Serial Poll et MSS est renvoyé en réponse à la
commande *STB?.
Bit 5 -
ESB. Event Status Bit (bit d'état d'évènement). Ce bit est réglé si des bits positionnés
dans le Standard Event Status Register correspondent aux bits réglés dans le Standard
Event Status Enable Register.
24
> pour changer le mode de fonctionnement sans désactiver la
NRF
> et lu par la commande *SRE?.
NRF
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